Полная версия

Главная arrow Информатика arrow Вычислительная техника

  • Увеличить шрифт
  • Уменьшить шрифт


<<   СОДЕРЖАНИЕ ПОСМОТРЕТЬ ОРИГИНАЛ   >>

Статические запоминающие устройства

В зависимости от используемой технологии статическое ЗУ будет обладать различным сочетанием параметров быстродействия и потребляемой мощности. Например, статическая память, изготовленная по КМОП-технологии (память CMOS), имеет низкую скорость доступа, со временем порядка 100 нс, но отличается очень малым энергопотреблением. В ЭВМ такую память применяют для хранения конфигурационной информации компьютера при выключенном напряжении сети (в этой же микросхеме размещают и часы, отсчитывающие реальное время). Питание такой памяти может осуществляться от небольшой батарейки в течение продолжительного времени (до нескольких лет).

Виды статических ЗУ, отличающихся по технологии, способам организации и сфере применения, приведены на рисунке 6.3.

Для СОЗУ необходима высокоскоростная база ЭСЛ-типа, которая при большом потреблении мощности обеспечивает необходимое быстродействие.

Статическая RAM работает быстро (время доступа до десятых долей наносекунд), но стоит дорого, поскольку каждая ее ячейка содержит несколько транзисторов. В связи с высоким быстродействием высокоскоростные ЗУ (регистры, кэш-память) делают на статической памяти. Емкость такой памяти обычно невелика: от нескольких байт для регистров до нескольких десятков мегабайт для сверхоперативных ЗУ (кэш-память).

Виды статических ЗУ

Рис. 6.3 Виды статических ЗУ

ЭП статического ЗУ, реализованного на асинхронном RS-триггере, построенного на основе логических элементов И-НЕ на многоэмиттерных транзисторах типа п-р-п, показан на рисунке 6.4. В зависимости от комбинации напряжений на этих линиях ЭП может работать в одном из трех режимов: хранение информации, запись новой информации, считывание хранимой информации.

Логика работы. Факт обращения к ЭП с целью записи или считывания информации достигается подачей на ША сигнала высокого уровня (логическая «1»). В этом случае нижние эмиттерные переходы обоих транзисторов закрываются.

При записи логической «1» по РШ на эмиттер транзистора VT подается сигнал низкого уровня: VT1 открывается по верхнему эмиттеру, a VT2 закрывается (свойство триггера с коллекторно-базовыми связями, КБС). По РШ протекает ток, что соответствует сигналу записи «1».

При записи логического «О» по РШ на эмиттер VT1 подается сигнал высокого уровня (>1,5 В). Транзистор VT1 закрывается по верхнему эмиттеру, следовательно, транзистор VT2 открывается (по свойству триггера с КБС). Ток в РШ отсутствует, что соответствует сигналу записи «О».

При переходе в режим хранения информации на ША подается сигнал низкого уровня, т. е. снимается сигнал высокого уровня обращения к ЭП. В этом случае VTI открыт по обоим переходам - ток в РШ отсутствует.

При считывании логической «1» после обращения к ЭП (сигналом высокого уровня на ША) по РШ подастся сигнал <1,5 В. Транзистор V7T открывается по верхнему переходу (VT2 закрыт по обоим переходам). Ток VT1 протекает по РШ, что соответствует сигналу считывания «1».

Если в ЭП был записан логический «О», то VT2 был открыт, a VT1 закрыт. Режим хранения информации состояния триггера не изменял. Следовательно, после обращения к ЭП с целью считывания, ток в РШ отсутствует.

Элемент памяти статического ЗУ на RS-триггсре

Рис. 6.4 Элемент памяти статического ЗУ на RS-триггсре

Таким образом, анализ работы показывает, что величина тока в РШ определяет состояние ЭП: наличие тока соответствует состоянию логической «1», а отсутствие - состоянию логического «О».

На рисунке 6.5 показан ЭП статического ЗУ на основе КМОП-структуры.

Элемент памяти статического ЗУ на основе КМОП-структуры

Рис. 6.5 Элемент памяти статического ЗУ на основе КМОП-структуры

Работа элемента памяти статического ЗУ на основе КМОП-структуры аналогична работе статического ЗУ на RS-триггсре. При создании устройств памяти на КМОП-структурах следует учитывать возможность возникновения в них так называемого эффекта защелкивания, когда ток потребления резко возрастает и может быть уменьшен только за счет отключения и повторного включения источника питания. Защелкивание происходит, как правило, в тех случаях, когда входные сигналы подаются в отсутствие напряжения питания или превышают уровень напряжения питания.

Логика работы. Перекрестным соединением двух инверторов образуется защелка. Она соединяется с двумя линиями РШО и РШ1 посредством транзисторов VT1 и VT2. Транзисторы действуют как переключатели, которые могут открываться и закрываться под управлением ША. Когда к ША подключен вывод «земля», транзисторы выключены и состояние защелки нс меняется.

Предположим, что элемент памяти находится в состоянии «1», если логическое значение в точке X равно «1», а в точке Y - «О». Это состояние сохраняется до тех пор, пока уровень сигнала на ША соответствует уровню сигнала на выводе «земля». Например, в состоянии «1» напряжение в точке X сохраняется высоким за счет того, что транзисторы V73 и VT6 включены, а транзисторы VT5 и VT4 выключены. Таким образом, если транзисторы VTI и VT2 включены (замкнуты), напряжение на разрядных шинах РШО и РШ1 будет соответственно высоким и низким.

Для сохранения состояния ЭП необходимо обеспечить постоянное питание. Если питание отключить, содержимое ячейки будет стерто. Когда питание будет подано снова, защелка установится в устойчивое состояние, но это не обязательно будет то самое состояние, в каком она была в момент отключения питания. Поэтому микросхемы статической памяти называют энергозависимыми.

Основным преимуществом статической КМОП-памяти является низкая потребляемая мощность в режиме хранения и высокая помехоустойчивость. Через ячейки этой памяти ток идет только в момент обращения к ним. Все остальное время транзисторы VT1 и VT2, а также по одному транзистору в каждом инверторе выключены, и между источником питания Un и выводом «земля» нет соединения.

Типовая структурная схема статического ЗУ с матрицей ЭП и схемами обрамления приведена на рисунке 6.6. Входные схемы ЗУ представляют собой логические элементы (формирователи), обеспечивающие сопряжение накопителя с входными устройствами по току и напряжению. Выбор элемента памяти в матрице ЭП осуществляется с помощью адресных сигналов А. Управляющие

сигналы CS, WR/ RD, CEO служат для управления режимом работы ЗУ (хранение, запись, считывание).

Сигнал WR/RD определяет работу ЗУ в режиме записи и считывания. Сигнал выбора микросхемы CS служит для организации объединения ЗУ по выходу и перевода невыбранной микросхемы памяти в режим хранения. Сигнал разрешения по выходу CEO разрешает работу выходных каскадов ЗУ.

Структурная схема статического ЗУ

Рис. 6.6 Структурная схема статического ЗУ

Выходные данные DO считываются из матрицы ЭП с помощью устройства считывания (УСч) и выдаются на выходы ЗУ через выходные буферы (Бф). Устройство управления предназначено для управления режимами работы ЗУ. Устройство записи обеспечивает запись входной информации DI в матрицу ЭП. Адресные сигналы поступают в дешифраторы X и Y, с помощью которых выбирается данный элемент матрицы ЭП.

Выходные буферные схемы связаны с устройством считывания и могут передать три логических состояния: «1», «О» и состояние высокого сопротивления на выходе. Сигнал CEO осуществляет блокировку (перевод в состояние высокого выходного сопротивления) выходных каскадов, но не переводит ЗУ в режим хранения.

В накопителях матричного типа элементы памяти объединяются с помощью отдельных линий в матрицу ЭП, обеспечивающих обращение к каждому ЭП независимо от других. Такая матрица запоминающих ячеек (ЗЯ) может работать в двух режимах: пословном и двухкоординатном.

Структура пословной матрицы приведена на рисунке 6.7а. Как видно из схемы, адресные шины Х0...ХП электрически связаны с каждой ЗЯ одного слова, в то время как разрядные шины У0 ... Ут имеют связь с ЗЯ одноименного разряда всех слов. При наличии в адресной шине X, сигнала выбора i-ro слова, соответствующего высокому уровню, состояние каждой ячейки в этом слове может быть считано по разрядным шинам Y0... Ут. Если необходимо записать информацию по выбранному адресу Хь то на разрядные шины У0...Ут, подаются соответствующие электрические сигналы, которые подводятся ко всем ЗЯ i-й строки (слова).

Структура матрицы запоминающих ячеек

Рис. 6.7 Структура матрицы запоминающих ячеек:

а) при пословной организации; б) двухкоординатной организации

При работе матрицы 3Я в двухкоординатном режиме с помощью шин строк и столбцов выбирается любая ячейка матрицы. В этом случае разрядная шина Р, которая является общей для всех ЗЯ, используется как для записи, так и для считывания информации в адресованных ЗЯ.

 
<<   СОДЕРЖАНИЕ ПОСМОТРЕТЬ ОРИГИНАЛ   >>