Полная версия

Главная arrow Информатика arrow Вычислительная техника

  • Увеличить шрифт
  • Уменьшить шрифт


<<   СОДЕРЖАНИЕ ПОСМОТРЕТЬ ОРИГИНАЛ   >>

Регистры с параллельным приемом и выдачей информации - регистры памяти

Как правило, такие регистры строятся на одноступенчатых триггерах.

Рассмотрим регистр памяти на асинхронных RS-триггерах с установочным R-входом (рис. 4.73).

Так как каждый триггер служит для записи и хранения одного двоичного символа (0 или 1) соответствующего разряда, то необходимое число триггеров равно числу разрядов двоичного числа.

Перед началом записи регистр обнуляется, т.е. все разряды устанавливаются в Qi=0. Для этого на шину «Уст. О» кратковременно подается сигнал высокого уровня (при Rj=l и Sj=0 (нет информационного сигнала) Qi=0). Записываемое многоразрядное двоичное число подается на входы Xj триггеров через ЛЭ И. При Сзап=1 срабатывает схема совпадения и происходит одновременная запись всех разрядов числа в регистр.

Например, пусть требуется записать в регистр слово 10.. 1.

Необходимо подать Xi=l, Х2=0 ... XN=1 и сигнал разрешения на запись

Г =1

'-'зал 1

Регистр памяти на асинхронных RS-триггерах

Рис. 4.73 Регистр памяти на асинхронных RS-триггерах

Триггеры регистра устанавливаются в следующие состояния:

Qpl, Q2=0... Q„=l.

При Сзап=0 обеспечивается режим хранения записанной информации (блокируются схемы совпадения). Выдача информации (считывание) из регистра осуществляется с прямых выходов триггеров также через схемы совпадения при подаче сигнала разрешения на считывание (Ссч=1).

При Ссч=1 на выходе регистра имеем Qpl, Q2=0 ... QN=1.

В рассматриваемом RS-триггере предусмотрены дополнительные входы Т, объединенные шиной Си (инверсия). При подаче Си=1 все триггеры изменяют свое состояние на противоположное. В этом случае с их прямых выходов снимается информация в инверсном коде (обращение кода). При необходимости восстановления первоначального кода по шине Си подается второй положительный импульс.

В регистре памяти на RS-триггерах (рис. 4.74) основное отличие от предыдущей схемы в выводе информации, который может осуществляться как в прямом, так и в инверсном коде через ЛЭ И и ИЛИ.

При Ссч 1 =1 информация на ЛЭ И поступает с прямых выходов триггеров и через ЛЭ ИЛИ подается на выход регистра в прямом коде.

При Ссч2=1 информация на ЛЭ И поступает с инверсных выходов триггеров и через ЛЭ ИЛИ подается на выход регистра в инверсном коде.

Регистр памяти на асинхронных RS-триггерах

Рис. 4.74 Регистр памяти на асинхронных RS-триггерах

В разряд регистра рассмотренных схем входит элемент памяти (триггер) и ЛЭ на входе и выходе регистра.

Важно отметить, что время ввода (вывода) n-разрядного числа равно времени ввода (вывода) одного разряда что определяет высокое быстродействие регистра памяти.

 
<<   СОДЕРЖАНИЕ ПОСМОТРЕТЬ ОРИГИНАЛ   >>