Полная версия

Главная arrow Информатика arrow Вычислительная техника

  • Увеличить шрифт
  • Уменьшить шрифт


<<   СОДЕРЖАНИЕ ПОСМОТРЕТЬ ОРИГИНАЛ   >>

Понятие о многоразрядных сумматорах а) многоразрядный последовательный сумматор

Простейшую схему суммирования 2-х многоразрядных двоичных чисел можно реализовать на основе полного одноразрядного сумматора, на входы которого друг за другом подаются цифры одноименных разрядов, начиная с младших. Для учета сигнала переноса, полученного при сложении в младших разрядах, он подается на вход Pj с задержкой на 1 такт (рис. 4.8).

Многоразрядный последовательный сумматор

Рис. 4.8 Многоразрядный последовательный сумматор

Разряды полученного в результате суммирования числа (SO также появляются на выходе S друг за другом (последовательно). Достоинством этой схемы является ее простота. Время выполнения операции сложения зависит от количества разрядов в суммируемых числах и может быть большим. Это является основным недостатком последовательных сумматоров;

б) многоразрядные параллельные сумматоры

Многоразрядные параллельные сумматоры имеют значительно меньшее время выполнения операций суммирования. В этих устройствах операции сло-

86

жения выполняются одновременно во всех п разрядах за один такт. Числа А и В подаются на входы таких сумматоров в параллельном коде. Простейший параллельный сумматор может быть составлен из п одноразрядных сумматоров, при этом выход переноса i-ro разряда соединяется со входом переноса (i+l)-ro разряда (рис. 4.9).

Двоичные суммы Si также снимаются в параллельном n-разрядном коде.

Многоразрядный параллельный сумматор

Рис. 4.9 Многоразрядный параллельный сумматор

У рассматриваемого сумматора время выполнения операции сложения определяется задержкой передачи сигнала переноса от младшего разряда к старшему. Очевидно, что по способу передачи сигналов переноса этот сумматор относится к последовательным устройствам. Быстродействие таких сумматоров оказывается также невысоким. Исключить задержку суммирования за счет времени распространения сигналов переноса удается в сумматорах с параллельным переносом. В подобных сумматорах наряду с разрядными сумматорами, имеется схема анализа сигналов переноса, которая формирует сигналы переносов, не ожидая окончания суммирования в младших разрядах. Быстродействие сумматоров с параллельным переносом оказывается весьма высоким, однако плата за это - усложнение схемы по мере увеличения разрядности суммируемых двоичных чисел.

Рассмотрим принцип построения 3-х разрядного параллельного сумматора с параллельным формированием разрядных сумм и сигналов переноса. Исходя из таблицы истинности для полного одноразрядного сумматора, можно записать:

Если рассматривать сложение двух многоразрядных двоичных чисел

A=an.i......aiao и B=bn.i......bib0, а в качестве третьего числа С понимать сигнал

переноса в более старший разряд (Pi), то выражение (4.2) можно представить в виде:

Реально имеем Р0=0 (перенос в младший разряд отсутствует) тогда из

(4.3):

Реализуем схему сумматора в базисе И-НЕ, для чего преобразуем выражения (4.4):

Схема сумматора с учетом (4.5) будет иметь вид (рис. 4.10).

Если проанализировать логику работы схемы на конкретных примерах, можно сделать вывод, что быстродействие параллельных сумматоров с параллельным переносом определяется только задержкой в ЛЭ И-НЕ, формирующих сигналы переноса Рь Р2 и Р3. С ростом разрядности суммируемых двоичных чисел усложняется схема формирования сигналов переноса. По этой причине подобные сумматоры находят ограниченное применение.

Рассмотренные выше схемы относятся к типовым функциональным узлам. Они реализованы в ряде серий ИМС:

К155ЛП5, К555Л5, К531ЛП, К555ЛЛЗ - многовходовые сумматоры М2;

К155ИМ1, К155ИМ2, К155ИМЗ, К555ИМ6, К176ИМ1, К561ИМ1, К564ИМ1 - полные сумматоры;

К500ИВ160, К561СА1 - 12-ти разрядная схема проверки на четность 1 в

коде.

Многоразрядный параллельный сумматор с параллельным переносом

Рис. 4.10 Многоразрядный параллельный сумматор с параллельным переносом

 
<<   СОДЕРЖАНИЕ ПОСМОТРЕТЬ ОРИГИНАЛ   >>